원자 치환 기술로 2차원 반도체 소자 단일 박막 구현… 초미세·초저전력 한계 넘는다

기초과학연구원(IBS) 조문호 교수 연구팀, WSe₂ 원자 선택 교체로 반도체·절연막·전극 일체화 구현… ‘사이언스’ 게재

국내 연구진이 차세대 2차원 반도체(2D Semiconductor)의 원자를 층 단위로 정교하게 바꾸어 하나의 박막 안에 반도체와 절연체, 전극을 모두 구현하는 기술을 개발했다.

과학기술정보통신부는 기초과학연구원(IBS, Institute for Basic Science) 반데르발스 양자 물질 연구단 조문호 단장(포항공과대학교 석학 교수) 연구팀이 2차원 반도체를 구성하는 원자를 선택적으로 치환하는 ‘모듈형 트랜지스터 제작 기술’을 개발했다고 밝혔다. 이번 연구 성과는 세계 최고 권위의 국제 학술지인 ‘사이언스(Science)’에 10월 16일 게재됐다.

인공지능(AI)과 고성능 컴퓨팅의 발전으로 반도체 소자의 미세화와 저전력 특성이 핵심 과제로 떠올랐다. 원자 수준의 얇은 두께에서도 전류를 제어할 수 있는 2차원 반도체는 기존 실리콘(Silicon) 반도체의 물리적 한계를 극복할 유력한 소재로 평가받는다.

그러나 2차원 반도체로 실제 소자를 만들려면 넘어야 할 기술적 장벽이 존재했다. 트랜지스터(Transistor)는 전류가 흐르는 반도체 채널, 전류를 제어하는 절연막(Insulator), 전류를 공급하는 금속 전극(Electrode)이 결합해야 한다. 하지만 2차원 반도체는 표면의 화학적 결합력이 약해 절연막을 균일하게 증착하기 어렵다. 금속 전극을 직접 증착할 때 발생하는 계면 손상과 높은 전기 저항도 소자 성능을 떨어뜨린다. 각각의 물질을 따로 제작해 옮겨 붙이는 전사 공정 역시 결함 발생 가능성이 높고 대량 양산에 적용하기 어렵다는 한계가 있었다.

연구진은 서로 다른 물질을 외부에서 덧붙이는 대신, 기본 모재를 이루는 원자를 선택적으로 교체해 필요한 물질을 단일 박막 안에 직접 형성하는 방식으로 문제를 해결했다.

[그림 설명.]

(왼쪽) 원자층 두께의 2차원 반도체를 층 단위로 성장시켜 여러 층의 박막을 형성하는 과정을 나타낸다.

(가운데) 박막의 금속 원자 골격을 유지하면서 원하는 층과 위치의 칼코겐 원자를 선택적으로 치환해, 각 영역에 서로 다른 전기적 기능을 부여하는 과정을 보여준다. 이셀레늄화텅스텐(WSe₂) 박막의 일부를 절연체인 산화텅스텐(WO_x)이나 전극 접합층으로 쓰이는 이텔루륨화텅스텐(WTe₂)으로 바꾸고, 반응하지 않은 부분은 반도체 채널로 활용한다.

(오른쪽) 이러한 방식으로 하나의 박막에 반도체 채널·절연막·전극 접합층을 구현한 모듈형 트랜지스터가 배열된 모습을 나타내며, 차세대 고집적 전자소자로의 확장 가능성을 보여준다.

원자층 사이 미세 틈 제어해 0.7나노미터 정밀도로 소재 변환

연구진은 기본 재료로 p형 반도체(p-type Semiconductor)인 이셀레늄화텅스텐(WSe₂)을 활용했다. 이 물질은 금속인 텅스텐(W) 원자층을 셀레늄(Se) 원자층이 위아래에서 샌드위치처럼 감싸고 있는 층상 구조다. 연구팀은 중심의 텅스텐 골격을 그대로 유지하면서 바깥쪽의 셀레늄 원자만 다른 원소로 교체하면 전기적 특성이 변한다는 물리적 특성에 주목했다.

연구팀은 다층 이셀레늄화텅스텐 박막의 특정 층과 위치에서 셀레늄 원자를 산소(O), 황(S), 텔루륨(Te)으로 선택 치환했다. 산소로 치환된 영역은 절연체인 산화텅스텐(WO_x)으로 변환되었다. 황으로 바뀐 영역은 n형 반도체(n-type Semiconductor)인 이황화텅스텐(WSe₂)이 되었다. 텔루륨으로 바꾼 영역은 전기가 잘 통하는 준금속(Semimetal) 상태의 이텔루륨화텅스텐(WTe₂)으로 바뀌었다.

원자 치환 공정에서는 원자층 사이에 존재하는 미세한 공간이 반응 원자의 침투를 제한하는 물리적 장벽 역할을 담당했다. 연구팀은 화학 반응 온도와 기체 압력을 정밀하게 제어해 반응이 하부 원자층으로 확산하는 깊이를 조절했다. 이를 통해 약 0.7나노미터(nm) 수준인 단일 원자층 두께 단위로 물질 변환을 제어하는 데 성공했다. 또한 일반적인 반도체 공정에 쓰이는 포토마스크(Mask)를 적용해 원하는 평면 위치만 선택적으로 치환하는 공정도 함께 구현했다.

이론 한계에 근접한 초저전력 스위칭… 상보형 인버터 동작 검증

연구진은 이 공정을 통해 하나의 박막 안에 반도체 채널(WSe₂), 절연막(WO_x), 준금속 전극 접합층(WTe₂)을 일체형으로 통합한 모듈형 트랜지스터를 제작했다.

새롭게 도입된 준금속 접합층은 전극과 반도체 사이의 전기적 접촉 특성을 개선했다. 금속 전극에서 반도체로 전하가 이동할 때 넘어야 하는 에너지 장벽은 35.5밀리전자볼트(meV)로 낮아졌다. 이는 기존 금속 전극을 직접 접합했을 때와 비교해 약 3분의 1 수준에 불과한 수치다. 접촉 저항이 대폭 낮아져 전류가 원활하게 흐를 수 있는 환경이 조성되었다.

스위칭 효율도 물리적 이론 한계에 근접했다. 전류를 10배 증가시키는 데 필요한 전압의 변화량인 서브스레숄드 스윙(Subthreshold Swing)은 61.3밀리볼트(mV/dec)를 기록했다. 상온에서 물리적으로 도달할 수 있는 이론적 최솟값인 약 60밀리볼트에 매우 근접한 성능이다. 소자의 켜짐(On)과 꺼짐(Off) 전류 비율도 1,000만 배 이상을 확보해 누설 전류 없이 명확한 디지털 스위칭 동작을 보였다.

산화텅스텐 절연막의 등가 산화막 두께(EOT, Equivalent Oxide Thickness)는 1나노미터(nm) 미만으로 측정되었다. 이는 국제 반도체 단계별 이행안(IRDS, International Roadmap for Devices and Systems)이 제시한 차세대 초미세 소자의 목표 규격을 만족하는 결과다.

연구팀은 개발한 기술을 기반으로 p형 트랜지스터와 n형 트랜지스터를 수직으로 적층한 상보형 인버터(Complementary Inverter)도 제작했다. 디지털 집적회로의 핵심 논리 소자인 인버터는 1볼트(V) 수준의 낮은 구동 전압에서도 완벽한 신호 반전 동작을 수행했다. 이번 기술이 개별 단위 소자의 제작에 머무르지 않고, 3차원 적층 집적회로(3D Stacked IC)로 직접 확장될 수 있음을 증명했다.

이번 성과는 소재의 합성과 소자의 집적을 하나의 변환 공정으로 통합해, 전사 공정 없이도 반도체·절연체·금속이 원자 단위로 정렬된 소자를 만들 수 있음을 보인 것이다. 국제반도체소자로드맵(IRDS)이 요구하는 1nm 이하 등가산화막두께와 이론 한계 수준의 스위칭 특성을 동시에 달성한 만큼, 초저전력 논리소자와 3차원 적층형 집적회로 등 차세대 반도체 기술의 새로운 공정 경로로 발전할 것으로 기대된다.

용어 해설

• 반데르발스(van der Waals) 물질: 원자들이 강하게 결합된 얇은 층들이 약한 반데르발스 힘으로 느슨하게 쌓여 있는 물질. 층 단위로 떼어내거나 쌓을 수 있어 2차원 물질이라고도 불린다.
• 전이금속 칼코겐 화합물(TMDC): 텅스텐(W)·몰리브덴(Mo) 등 전이금속 원자 하나가 황(S)·셀레늄(Se)·텔루륨(Te) 등 칼코겐 원소 두 개와 결합한 층상 화합물. 구성 원소에 따라 반도체·금속·절연체 등 다양한 전기적 성질을 띤다.
• 모스펫(MOSFET): 금속(전극)-산화막(절연막)-반도체가 쌓인 구조에서 게이트 전압으로 전류를 켜고 끄는 전계효과 트랜지스터. 현대 반도체 집적회로의 기본 소자다.
• 고유전율(high-k) 절연막: 유전율이 높아 얇게 만들어도 누설 전류 없이 강한 게이트 정전기력을 전달할 수 있는 절연막. 초미세 트랜지스터의 저전력 동작에 필수적이다.
• 등가 산화막 두께(EOT, Equivalent Oxide Thickness): 어떤 절연막의 정전 성능을 실리콘 산화막(SiO₂) 두께로 환산한 값. 값이 작을수록 게이트가 채널을 효율적으로 제어함을 뜻한다.
• 문턱전압이하 기울기(SS, subthreshold swing): 트랜지스터의 전류를 10배 늘리는 데 필요한 게이트 전압 변화량 (mV/decade). 상온에서의 이론적 최솟값은 약 60mV/decade이며, 이 값에 가까울수록 낮은 전압으로 소자를 켜고 끌 수 있다.
• 쇼트키 장벽(Schottky barrier): 금속과 반도체가 접합할 때 계면에 형성되는 에너지 장벽. 장벽이 높을수록 전하가 드나들기 어려워 접촉 저항이 커진다.
• 상보형(CMOS) 인버터: p형과 n형 트랜지스터를 짝지어 만든 논리회로의 기본 단위로, 입력 신호를 반전시켜((0을 1로, 1을 0으로) 출력한다. 디지털 회로의 저전력 동작을 가능케 하는 핵심 구조다.
• 2차원 반도체 (2D Semiconductor): 원자 한 층 또는 수 개 층 두께를 갖는 평면 형태의 얇은 결정질 반도체 소재다. 두께가 극도로 얇아도 양자 역학적 특성 덕분에 소형화에 따른 누설 전류를 제어하기 용이하다.
• 트랜지스터 (Transistor): 전기 신호의 흐름을 켜거나 끄는 전자 스위치이자 신호를 증폭하는 반도체 소자의 기본 단위다.
• p형 반도체 / n형 반도체 (p-type / n-type Semiconductor): 반도체 내에서 전하를 운반하는 주체(Carrier)에 따른 분류다. 정공(Hole, 전자가 빠져나간 빈자리)이 주된 운반자이면 p형, 전자(Electron)가 운반자이면 n형으로 분류한다.
• 준금속 (Semimetal): 도체(금속)와 반도체의 중간 성질을 가진 물질이다. 일반 금속과 유사하게 전기가 잘 통하면서도 2차원 반도체와의 물리적 접합 계면에서 저항을 크게 낮춰주는 특성을 보인다.
• 국제 반도체 단계별 이행안 (IRDS, International Roadmap for Devices and Systems): 세계 반도체 산업계와 학계가 향후 15년 이상의 미래 반도체 기술 발전 방향 및 세부 성능 지표를 공식 설정하는 국제 표준 기술 로드맵이다.