마이크로칩테크놀로지(아시아 총괄 및 한국대표: 한병돈)는 C++ 알고리즘을 FPGA 최적화된 RTL(Register Transfer Level) 코드로 직접 변환해 생산성과 설계 용이성을 대폭 향상시키는 HLS(High Level Synthesis) 디자인 워크플로우인 SmartHLS를 PolarFire FPGA 제품군에 새롭게 추가했다고 밝혔다.
오픈소스 이클립스(Eclipse) 통합 개발 환경을 기반으로 하는 SmartHLS 디자인 스위트는 C++ 소프트웨어 코드를 사용해 마이크로칩의 Libero SmartDesign 프로젝트로 통합하는 데 필요한 HDL IP 구성요소를 생성한다. 이를 통해 개발자는 기존 FPGA RTL 툴을 사용할 때보다 더 높은 추상화 수준에서 하드웨어 동작을 표현할 수 있다. SmartHLS 디자인 스위트는 멀티스레딩 API(Application Programming Interface)를 통해 개발에 들이는 시간 단축하고 생산성을 향상시킨다. 멀티스레딩 API는 하드웨어 명령을 동시에 실행하고 여타 HLS 제품과 비교하여 복잡한 하드웨어 병렬 표현을 단순화하는 특징을 갖는다.
SmartHLS 툴은 동급 RTL 디자인보다 최대 10배 적은 코드 라인을 필요로 하며, 이에 따라 최종 코드를 읽고, 이해하고, 테스트하거나 디버깅 및 검증하기가 더욱 용이해진다. 해당 툴은 하드웨어 마이크로아키텍처 디자인 트레이드오프(trade-off) 탐색을 간소화하며, 개발자가 기존 C++ 소프트웨어를 구현할 때 PolarFire FPGA 및 FPGA SoC와 함께 사용할 수 있도록 지원한다.
마이크로칩의 FPGA 사업부 부사장인 브루스 와이어(Bruce Weyer)는 “SmartHLS는 Libero® SoC 디자인 툴 스위트를 개선하는 동시에, 다양한 알고리즘 개발자 커뮤니티가 FPGA 하드웨어 전문성 없이도 마이크로칩의 미드레인지 PolarFire 및 PolarFire SoC 플랫폼의 방대한 이점을 누릴 수 있도록 돕는다.”고 밝히고, “해당 툴과 마이크로칩의 VectorBlox™ Neural Network SDK(Software Development Kit)를 함께 사용할 경우 FPGA 기반 하드웨어 가속기를 사용하는 임베디드 비전, 머신러닝, 모터 제어 및 산업 자동화와 같은 애플리케이션을 위한 C/C++ 기반 알고리즘을 사용하여 최첨단 솔루션 개발 시 생산성을 크게 높일 수 있다.”고 말했다.
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