PoE(Power over Ethernet)은 Power over LAN으로 불리기도 하며, 현재 표준 LAN 인프라 상에서 데이터와 전원을 함께 제공하는 혁신적인 기술로 사무실 및 산업용 네트워크 애플리케이션에서 널리 활용되고 있다.< 편집자 주>
글: Jean Picard, Texas Instruments Systems Power
과도상태 보호 회로 가이드라인
수많은 가이드라인이 전기 시스템의 과도전압 보호에 적용된다. 다음은 회로 설계 전략과 실질적인 규칙이다.
* 과도전압 소스는 차동형, 커먼 모드 유형, 또는 2 가지 모두일 수 있다.
* 과도전압을 보호하는 주요 기법에는 차폐형, 접지형, 필터링, 절연형, 비선형 디바이스가 있다.
* 잘 설계된 회로 보호 인터페이스는 블록킹하고 전환하는 기법을 우수하게 결합시킨 결과이다.
* 선택형 전압 서프레서(suppressor)는 애플리케이션에 필수적인 속도/ 강력함 (단락 회로 전류 및 파형)을 갖추어야 한다. 직접적인 과도상태 히트를 가질 수 있는 션트(라인 대 접지 GND) 커패시터는 고전압 (2 kV 이상)으로 정격 되어야 한다. 이러한 커패시터는 고주파수에서 낮은 ESR 및 낮은 기생 인덕터스의 특징도 갖추어야 한다.
* 보호 회로는 보호될 회로의 동작에 간섭하지 않아야 한다.
* 보호 회로는 과도 전압이 통합 시스템의 동작 이상(반복 여부)을 일으키는 것을 방지해야 한다. EFT는 하나의 예로, 필요하다면 커먼 모드 초크를 사용한다.
* 회로 레이아웃 설계의 기본적 규칙이다.
– 민감성 부품을 과도전류/전압으로 전환하는 저임피던스 경로를 정의한다. ESD에서 접지 GND 방법을 찾지 않는다.
– 우수하고, 견고한 저임피던스 접지 그라운드 연결 온보드를 갖춘다.
– 전류가 흐를 수 있도록 설계된 멀티포인트 접지와 그렇지 않은 단일 포인트 접지를 이용해, 과도 전류 밀도 및 전류 경로 임피던스를 가능한 낮춘다.
– 고속 상승 전류가 순환해야 하는 영역 내 루프는 소형이어야 한다. 고속의 과도상태의 경우, 전원 공급장치 레일에 대한 클램핑 다이오드가 사용될 때 로컬 세라믹 커패시터를 이용한다. 그림 20 참조.
– I/O 커넥터와 민감성 회로를 근접시켜, 고전압/전류 과도상태 영역 간의 물리적 분할을 설계한다. 고전류 서프레서는 I/O 영역뿐만 아니라 스위치, LED, 디스플레이에 위치되어야 한다.
– 회로의 한 쪽 끝에 모든 커넥터를 놓고, 가능한 PCB (printed-circuit board)의 중심에 민감형 회로를 위치시킨다.
– 트랜스포머 효과를 보호하기 위해 개별적인 반환 신호와 병렬로 민감한 회로의 서프레서에서 각 보호 신호를 배치한다.
– 서프레서를 위한 표면 실장 패키지를 사용한다. 기생 인덕터스 효과를 완화시키기 위해 4개의 터미널 연결 타입을 사용한다. 그림 8 및 그림 20참조.
– 블록킹 시리즈 요소를 바이패스하는 기생 커패시턴스를 완화한다. 그러나 블록킹 요소와 직렬로 기생 인덕터스를 갖추는 것은 문제가 되지 않는다.
PoE를 위한 회로 보호 솔루션
보호될 장비의 2차 보호 기능은 텔레콤 케이블이 외부 어디에서 작동하는가에 대한 것은 중요하지 않다. 주요 텔레콤 프로텍터(PTC 서미스터, SIDACtors 등)는 노출형 꼬임 쌍이 빌딩이나 거주지에 설치되어야 한다.
PoE 애플리케이션에서 PSE(Power Source Equipment)는 48V 전원 공급장치에서 전원을 공급 받는다. 이 전원 공급장치는 접지에 연결된 커먼 모드 커패시턴스를 갖추고 있다. 커패시턴스는 PCB에서 레이어 간의 디스크리트 커패시터이거나 커패시턴스이다.
따라서, PSE는 실질적으로 부동적이지 않기 때문에, 데이터 커넥터에 적용된 커먼 모드 과도전압은 PSE 부품, 특히 PSE 포트 전력 스위치의 전압파괴를 초래 할 수 있다.
그림 9는 고전류 경로와 함께 이러한 과도상태의 효과에 대한 사례이다. 이것은 적절한 보호 기능이 구현되지 않았을 때, PSE 전력 스위치가 파괴된다. C_CM은 48V 라인과 섀시 GND 간의 커패시턴스를 나타낸다. 이러한 커패시턴스는 48V에서 +이거나 -라인이 될 수 있다. 그러나 이 사례를 간단히 하기 위해, C_CM은 -라인에서만 보여진다. 보여지는 구성은 AC 불연속 회로가 사용될 때 적용할 수 있으며, D1 사용을 요구한다. 이것은 과도상태 보호 기능에서 최악의 경우이다.
아래는 과도전압을 보호하는 일반적인 기법이다.
* 차폐 및 접지
* 필터: 커패시터, 인덕터, 페라이트 비드(ferrite bead), 초크
* 클램핑 다이오드, TVS, 배리스터 등을 포함한 비선형 디바이스
* 절연
RJ-45 케이블이 사용되는 실제 애플리케이션에서, 케이블 차폐는 항상 이용할 수 있는 솔루션이 아니다. 다음 솔루션은 PSE 집적회로를 적절하게 보호하기 위한 것이다. 그림 10의 구성은 AC 불연속 회로가 사용될 때 적용할 수 있다. 이러한 사례가 아닐 경우, D1과 D3는 사용되지 않는다.
다음은 보호회로의 주요 요소이다.
* 클램프 다이오드 D2와 D4: 핵심적인 파라미터는 순방향 복구 시간과 특정 시간 동안 과도 전류를 조절할 수 있는 성능이다. 앞서 ESD EFT, 서지 섹션에서 언급된 바 있다. 결과에 따른 순방향 과도전압은 수용되어야 하며, 선택된 다이오드 내에서 SR70은 소형 패키지의 장점을 가지고 있다.
* TVS D3: 핵심 파라미터는 반응시간과 전류조절 성능 및 저임피던스이다. D3는 D1이 (AC 불연속 기능용) 사용되는 경우에만 필요하다.
* 노트: 애플리케이션이 GR-1089-CORE (건물 내 조명 서지 규격) 표준에 정의된 것처럼 더욱 심각한 서지를 고려해야 될 필요가 있다면, D2 와 D4를 위해 STPS1H100A 나 STTH102를 사용하고 D3을 위해 1500W TVS (예: SMCG8.0)를 사용하면 더 강력한 효과를 거둘 수 있다.
* 쇼트키 다이오드 D1: 쇼트키를 사용하는 것은 네거티브 과도전압에 대해 고속 보호 기능을 제공하며, 이와 함께 PSE의 효율성을 향상시킨다.
* 밥 스미스 터미네이션(Bob Smith termination) 또는 라인 대 GND 커패시터: 초기 ESD/EFT 과도 응답 히트는 접지에 이러한 터미네이션을 통해 회전한다.
* 페라리트 비드: 블록킹 임피던스를 제공한다.
– 페라리트 비드의 주요 기능은 밥 스미스 터미네이션 사이의 높은 주파수에서 절연을 제공하며 P와 N 사이에 위치한 내부 커패시터를 제공하는 것이다. 이러한 비드가 없다면, 터미네이션은 정확하게 동작하지 않을 수 있다.
– 페라리트 비드는 ESD에 중요한 역할을 하기도 한다.
* 퓨즈:
– 퓨즈는 개방형 없이 과도상태와 관련된 에너지를 견뎌내야 한다. 최악의 경우, N에서 P에 이르는 차동형 장치에 적용되어 서지가 발생하는 동안 일어난다. 이런 경우, I2t는 35㎲ 내에 10 × 10-3 A2 초에 도달한다. 우수한 설계를 하려면 적어도 I2t에 대해 2배 정도의 확실한 용량의 퓨즈를 선택해야 한다.
– 또한 일부 시스템의 구성과 안전 조건은 퓨즈가 P 단말기 대신 N 단말기와 직렬로 설치되어야 한다.
* 48V 버스와 PN에서 디커플링 커패시터(100nF): 커패시터는 저임피던스 세라믹 유형이 되어야 한다. 클램프 다이오드에 가까운 C1에 위치시켜야 하며, 2개(또는 4개) 포트의 그룹별로 하나의 커패시터를 사용하는 것이 낫다. 동일한 회로에 가까운 C2의 위치는 상당히 중요하다.
* 입력 48V 버스에서 TVS: TVS는 48V 입력 커넥터뿐만 아니라, 220㎌에 가깝게 위치된다.
* 선택된 부품은 낮은 기생 인덕턴스를 위해 표면 실장 패키지를 갖추고 있다.
위에서 살펴 본 것처럼 보호 부품은 파지티브(positive) 또는 네거티브(negative) 극성에서, IC의 RTN의 N 또는 RTN의 P를 통해 과도전류가 흐르는 것을 막는다. 그러나, 이러한 과도전류는 과도상태의 소스에 따라 다른 경로를 따를 수도 있다. 그림 11 ~ 그림 14는 이 같은 현상을 보여준다.
고속형 및 커먼 모드 상황인 ESD 또는 EFT의 경우는 그림 11과 그림 12에 나타나 있다. 더욱 느려진 서지의 경우, 그림 13과 그림 14에 나타나 있다. 공통 및 차동형(P와 N 쌍 사이) 모드 서지는 최초의(커먼 모드) 유형만이 설명되지만, 회로에 의해 조절되기도 한다. 흥미로운 사실은 과도상태가 일어나기 바로 전에 C1과 C2에서 DC 전압 단계가 과도전류가 흐르는 경로에 직접 변화를 준다는 것이다.
N에서 네거티브 EFT 상황으로 PSE 전력 스위치가 OFF 상태가 된다고 가정하고, 아래 경우를 고려해 보자.
* 모든 경우, EFT 펄스의 시작점에서 전류는 밥 스미스 터미네이션에 짧은 시간 동안 순환된다.
* 56V 전원 공급장치가 이전 상태에서 ON일 경우: 과도 전류는 D1, C1, C2의 경로를 통해 순환만 하며, 클램프 다이오드 D4를 통해서는 전혀 순환하지 않는다.
* 56V 전원 공급장치가 OFF 이지만 연결되어 있으며, C2가 대전되지 않았을 경우: 이 같은 사례에서 최초의 EFT 펄스기간 동안, 전류는 D1, C1, C2를 통해 순환된다. 커패시터 C2는 전하를 축적하며 전압은 EFT 펄스에서 다음 EFT 펄스까지 증가한다.
* 56V 전원 공급장치가 OFF 이지만 접속되어 있으며, C2가 일정 단계까지 대전되어 있을 경우: 전류는 C2에 축전된 전압에 따라 2개의 경로로 흐르며, 하나의 EFT 펄스에서 다음 EFT 펄스까지 C2 경로는 이 전류의 더 높은 비율을 차지한다.
* 이것은 그림 12의 왼쪽에서 볼 수 있다. 시뮬레이션 결과는 그림 15 ~ 그림 17에 제시되어 있다.
그림 18의 시뮬레이션 결과도 유사한 동작을 보여주며, EFT 보다 더 느린 서지를 갖추고 있다.
ESD나 EFT 시뮬레이션에서 페라이트 비드와 함께 BS 터미네이션은 ESD/EFT 억제에서 중요한 역할을 한다. BS 터미네이션이 사용되는 이유는 EMC 때문이다. Cat-5 케이블 폼 전송 라인의 쌍-대-쌍 관계는 복합적인 반사 및 정상파 문제를 피하기 위해 BS 터미네이션을 필요로 한다.
또 이러한 터미네이션은 ESD나 EFT 스트라이크를 따르는 첫 번째 경로를 분명하게 규정한다. BS 터미네이션을 시리즈 매칭(또는 감폭)없이 섀시 접지에 대한 커패시터로 대체하는 것은 낮은 쌍-대-쌍 매칭 임피던스 결과를 가져오며, 더욱 강력한 EMC 문제를 초래한다.
위협적인 단계와 시뮬레이션 결과를 기반으로 라인-투-접지 GND 커패시터에 최대로 가능한 전압은 대략 1kV이다. 따라서 2kV 정격 커패시터를 선택하는 것은 안전하다. 시뮬레이션은 8kV ESD 적용 및 150pF/330Ω 휴먼 메탈 모델을 이용해 밥 스미스 터미네이션의 1nF에 대한 결과적인 전압은 100V 미만이다. 최악의 경우, 이 커패시터의 고전압은 클래스-2를 위한 1kV에서 서지 테스트 기간 동안 발생한다. 비슷한 이유로 10nF에 대한 200V 정격 또한 안전한 선택이다.
테스트는 클램프 다이오드와 밥 스미스 터미네이션, 페라이트 비드로 수행되는데, 그 결과는 만족스럽다. TPS2384와 이 회로가 D2 및 D4에 대해 순방향 전압 하강을 견딜 수 있으며, 높은 과도전류를 지원할 수 있다. 제안된 보드 레이아웃의 예는 그림 19와 그림 21에서 나타나 있다.
선택형 커먼 모드 초크는 EFT 이벤트가 시스템의 동작 이상을 유발하는 상황에서 사용된다. 초크가 효율적이려면, 모든 신호는 이 초크릍 지나가야 한다. 이것은 Ps, Ns, 48V 및 GND 접속을 의미한다. 분명한 것은 부품(D2, D4, D3, D1, C1, C2)과 커넥터(전력 입력, RJ-45)는 과도전류 루프(임피던스)의 면적을 가능한 소형으로 유지시키기 위해 서로 가까워야 한다.
예를 들어, 클램프 다이오드 D2의 효율은 C1이 ESD나 EFT 애플리케이션 근처에 위치하지 않을 때 더욱 감소된다. 다양한 포트를 갖춘 애플리케이션에서, 포트(2개나 4개) 그룹 당 C1 하나를 갖추고, 이 그룹의 부품을 물리적으로 가깝게 배치시키는 것이 좋다.
히트싱크를 이용하기 위해서는 서프레서 디바이스에 충분한 코퍼(copper) 면적을 제공하는 것이 중요하다. 이더넷 인터페이스 회로는 데이터 라인 드라이버 회로를 위해 데이터 라인 프로텍터를 요구하기도 한다. 그러나 여기서는 PoE 회로에 적용할 수 있는 보호 기법에 중점을 맞추고 있다.
아이씨엔 매거진 2007년 03월호