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알테라, 컴파일 시간을 최대 70% 줄인다

알테라가 Quartus II 소프트웨어 버전 13.1을 출시한다고 발표함으로써 소프트웨어 생산성에서 업계 리더십을 더욱 확대해 나가고 있다. 새 버전은 강력한 알고리즘 최적화와 증가된 병렬화를 통해 이전 버전에 비해 컴파일 시간을 평균 30퍼센트, 최대 70퍼센트 단축시킬 수 있다.

이 소프트웨어에는 또한 새롭게 선보인 Rapid Recompile 기능이 포함되어 있어 고객은 알테라 Stratix V FPGA 설계에서 소규모 소스 코드 변경을 수행할 수 있다. Rapid Recompile을 사용하면 이전 컴파일 결과를 재사용하면서 성능을 유지할 수 있기 때문에 업프론트 설계 파티셔닝이 불필요해 컴파일 시간을 50퍼센트 추가로 절약할 수 있다.

알테라 소프트웨어 및 IP 제품 마케팅 책임자 Alex Grbic은 “알테라 Quartus II 소프트웨어는 처음부터 적합한 설계로 구현되고 성능 검증된 탁월한 소프트웨어 구조로 인해 FPGA 제품의 세대가 거듭할수록 발전할 수 있었다”면서, “최신 버전의 Quartus II 소프트웨어는 추가된 새로운 기능과 향상으로 알테라의 하이엔드 FPGA에서 두 배의 컴파일 시간 이점과 20퍼센트 성능 향상의 경쟁우위 이점을 제공한다”고 말했다.

이 최신 버전은 상위 수준 설계 툴에 향상을 제공함으로써 Quartus II 소프트웨어의 앞서나가는 기술을 더욱 확대해 나감에 따라 고객은 알테라 디바이스에서 제공하는 첨단 기능으로부터 생산성과 혜택을 극대화할 수 있다. Quartus II 소프트웨어 버전 13.1은 Qsys 시스템 통합 툴, DSP Builder 모델 기반 설계 환경 및 알테라 SDK for OpenCL에 대한 향상을 제공한다.

20%성능향상, 2배 컴파일 이점 제공
혁신적인 알테라 Qsys 시스템 통합 툴은 IP(intellectual property) 기능과 서브시스템을 자동으로 함께 연결함으로써 FPGA 설계 사이클 전체에 걸쳐 시간과 노력을 크게 줄여준다.

Qsys를 사용하면 설계자는 Avalon, ARM AMBA AXI, APB 및 AHB 인터페이스를 포함하여 다양한 산업 표준 인터페이스를 매끄럽게 통합할 수 있어 시스템을 빠르게 개발할 수 있다.

Quartus II 소프트웨어 버전 13.1에서 Qsys는 향상된 시스템 가시화로 Qsys 시스템에 대한 여러 부를 동시에 보여줄 수 있어 생산성을 더욱 증대시킨다. 이를 이용해 새 주변기기에 구성요소를 추가 또는 연결하여 훨씬 간편하게 시스템을 수정할 수 있다.

알테라 SDK for OpenCL은 현재 양산 중이며 크로노스 그룹에 의해 정의된 OpenCL 규격에 따라 적합성 인증 시험을 통과한 업계 유일의 FPGA OpenCL 솔루션이다.

이 제품은 알테라 Cyclone V SoC 개발 보드를 사용할 경우 알테라의 Preferred Board Partner Program 보드 또는 알테라 SoC 상에서 FPGA를 사용하는 고성능 시스템을 설계할 수 있도록 소프트웨어 친화적 프로그래밍 환경을 제공한다.

알테라 DSP Builder 설계 툴은 시스템 개발자가 효율적으로 고성능, 고정 및 부동 소수점 알고리즘을 디지털 신호 처리(DSP) 설계에 구현할 수 있게 한다. 설계 단계에서 엔지니어에게 더욱 많은 옵션과 유연성을 제공하기 위해 알테라 DSP Builder Advanced Blockset 시스템은 현재 MathWorks HDL 코더 내에 통합할 수 있다.

고속 푸리에 변환(FFT) 프로세싱에 구현된 향상에는 실행 중 가변 FFT 사이즈 및 10GHz의 매우 높은 데이터 속도를 위한 수퍼 샘플링 FFT가 포함되므로 이러한 공통 DSP 기능 구현에 지금껏 보지 못한 성능과 유연성 옵션을 제공한다.©

www.altera.com

아이씨엔 매거진 2013년 12월호

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