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고전압 고성능 SAR A/D 컨버터의 역사와 전망

글_ Frank Ohnhaeuser, 텍사스 인스트루먼트(Texas Instruments)

산업용 애플리케이션은 까다로운 환경에 직면할 때가 많다. 아날로그 신호는 케이블을 통해 다양한 거리로 전송되기 때문에 공통 모드 잡음과 전자기장이 신호 성능에 영향을 미칠 수 있다. 신호가 보다 높은 진폭을 가질 때 잡음과 왜곡은 점점 더 강해진다. 아날로그 신호 범위의 대중적인 산업표준은 ±10V이다.

본 고에서는 SAR(successive approximation)에 기반한 차세대 ADC(analog-to-digital converter)가 이 신호 범위를 지원하지 못했던 이유와 현대의 ADC가 이 표준으로 다시 회귀하고 있는 이유에 대해 설명한다.

1. 개요

SAR 레지스터를 갖춘 ADC는 체중계처럼 작동한다[1, 2]. 그림 1은 S&H (sample and hold) 커패시터로 샘플링된 입력 전압 Vin이 DAC(digital-to analog converter) 또는 CDAC(capacitive digital-to-analog converter)를 통해 생성된 전압보다 높거나 낮은 경우 콤퍼레이터로 평가하는 모습을 보여주고 있다.

DAC는 클록 사이클 당 추가 1 비트의 정밀성으로 입력 전압에 근접하고 있다. SAR ADC는 가장 빠른 컨버터도, 가장 정밀성이 높은 컨버터도 아니지만, 가장 많이 사용되는 컨버터이다.

고해상도 델타-시그마 컨버터와 비교해 SAR ADC의 장점은 입력 신호를 스냅샷할 수 있다는 것이다. 즉, 입력 신호를 특정한 시점에 샘플링할 수 있다는 뜻이며, 이것은 산업 프로세스 컨트롤에서 중요한 역할을 한다.

또한, SAR ADC는 유사한 전력소모(power dissipation)에서 더 높은 전환율을 달성한다. 파이프라인 컨버터와 비교했을 때 SAR ADC는 잡음 성능은 더 뛰어나면서 전력은 훨씬 더 적게 소모한다. 이것은 배터리로 구동되는 시스템이나, 애플리케이션에 의해 전류방출이나 열방출이 제한적인 시스템에서 중요한 역할을 한다.

이러한 산업 애플리케이션들은 종종 까다로운 환경에 직면하게 된다. 그래서 신호를 더욱 견고하게 하는 높은 아날로그 신호 범위(±10V 이상)가 선호되는 것이다. 안타깝게도, 반도체 프로세스는 내부 트랜지스터의 손상 때문에 이러한 전압 범위를 지원하지 않는 것이 일반적이다. 본 고에서는 SAR 컨버터의 역사 및 특별한 아날로그 프로세스를 이용한 새로운 고전압 접근방식에 대해 설명할 것이다. 또한 차세대 제품에 대한 전망도 언급할 것이다.

2. 이전 세대 고전압 ADC의 한계

90년대 중반까지 ADC는 ±5V 또는 ±10V의 양극식 입력 전압 범위를 제공했다. 이것은 선형화된 레지스터를 포함한 2mm 및 3mm CMOS 프로세스에 의해 지원된다. 전형적인 예가 버브라운(Burr-Brown)의 ADS7809이다. 표 1은 사양 중 일부를 보여준 것이다. 차동비선형(differential non-linearity, DNL)은 트루 16비트의 성능을 발휘하지만, 전환율이 낮고 전력소비가 높다.

그 이유는 요구되는 트랜지스터의 크기 때문이다. 예를 들어 콤퍼레이터 입력은 잡음이 낮은 차동 한 쌍을 필요로 한다. MOS 트랜지스터의 잡음은 트랜스컨덕턴스gm의 한 기능으로써, 그 자체가 트랜지스터와 트랜지스터를 통과하는 전류의 길이 L에 대한 폭 W의 비율과 상관관계에 있다.

최소 길이는 프로세스에 의해 제한되며, 폭은 넓고 전류는 높아야 한다.

더 나아가 이 디바이스의 크기는 필수적인 패러시틱 커패시턴스를 발생시킬 것이다. 콤퍼레이터 내부의 두 번째 게인 스테이지의 게이트 커패시턴스는 첫 번째 차동 한쌍의 속도를 제한하게 될 것이고, 그러면 컨버터의 전환율도 제한하게 될 것이다. 따라서 이 컨버터의 설계는 전력, 속도 및 잡음 간의 교환 설계인 것이다.

또한 이전 세대 ADC의 커다란 트랜지스터는 다이 크기를 크게 만들어, 결국 적은 산출에 비해 다이 비용이 높아지게 만들었다. 느린 속도 또한 테스트 시간을 늘어나게 함으로써 고성능 ADC는 가격이 높아졌다.

다이 크기가 크면 듀얼 인라인 패키지(dual inline packages, DIP) 같은 커다란 패키지나 넓은 바디 표면에 장착하는 패키지 SOIC가 필요했다. 따라서 ADC에 관한 연구개발은 고전압 설계에서 멀어지고 대신에 게이트 길이가 낮은 CMOS 프로세스로 나아가게 된 것이다.

3. 1 세대 5V

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5V 프로세스에서 최초의 16비트 ADC (버브라운의 ADS8320)는 1998년에 그 해의 제품으로 선정되었다. 트랜지스터의 향상된 gm 덕분에 잡음 성능이 개선되었다. 낮은 공급전압 및 더 작아진 패러시틱 커패시터 덕분에 전력은 급격히 줄어들었다. 이 때문에 SAR ADC를 터치스크린 제품 같은 휴대형 장비 및 배터리 구동 장비 등의 새로운 애플리케이션에서 사용할 수 있게 되었다.

안타깝게도, 축소된 LSB (least significant bit) 크기는 컨버터를 더욱 민감하게 만들었다. 설계상 열 효과 및 패키지 변동이 불가피해져, 차동 선형(differential linearity)은 14-15비트로 제한되고, 통합선형(integral linearity)은 13-14비트로 제한되었다(표 2 참조).

4. 2 세대 5V

제품을 더욱 견고하게 만들면서 잡음과 전력은 낮추는 새로운 아키텍처가 몇 가지 개발되었다. 이런 아키텍처는 다이내믹 오류 수정(dynamic error correction) [3]을 통해 MSB (most significant bits)의 비트 결정 과정에서 오류를 허용한다. 이 때 콤퍼레이터는 높은 오버드라이브를 겪게 되고, 커다란 커패시터는 레퍼런스에 의해 재충전되어야 한다.

이러한 오류는 LSB 결정 과정에서 수정된다. 이때 신호 레벨이 낮은 덕분에 안정 효과가 완화된다. 이렇게 5V 프로세스에서 2 세대 SAR ADC의 선형이 개선되었다.

외부 보정 커패시터[4]를 사용한 새로운 레퍼런스 구성은 전력도 감소시켰다. 최적화된 DAC 설계는 잡음 성능을 개선시켰다.

전환율 1MSPS에서 최대 93dB까지 SNR (signal-to-noise ratio)이 달성되었고, 5V 공급에서 39mW의 전력소비 및 2.7V 공급에서 15.5mW의 전력소비가 달성되었다(표 3 참조).

TI의 ADS8482같은 완전 차동 ADC 아키텍처(그림 2 참조)가 출시되면서 LSB 크기 및 SNR에서 입력 범위는 두 배가 되었다. 이론상 6dB의 향상이 이루어질 수 있다. 해상도를 18비트로 상승시키면 양자화 잡음이 감소되면서 100dB의 SNR이 가능해진다.

안타깝게도, 트랜지스터 길이를 더 감소시켜도 잡음 역시 더 감소되는 것은 아니다. 콤퍼레이터와 레퍼런스의 트랜지스터 잡음이 더 이상 지배적인 역할을 하지 않기 때문이다.

입력 전압 범위를 낮추면 이른바 kT/C 잡음이 우세해진다. 이것이 바로 열 잡음이다. 열 잡음은 입력 스위치의 온-저항 Ron이 샘플링을 하는 동안 생성된다. 레지스터 nRon의 잡음 밀도는 [5]를 통해 설명한다.

게이트 길이를 낮추어도 성능이 크게 개선될 것으로 보이지는 않는다.

아날로그 설계의 핵심 기업들은 새로운 프로세스 개발에 집중하였다. 트랜지스터 길이는 0.5-0.6mm로 둔 채, 고성능 아날로그 제품용으로 매우 특별한 디바이스를 추가시킨 것이다.

5. 고성능 아날로그 프로세스의 개발

중요한 것은 매칭이 뛰어난 레지스터로, 온도와 수명에 따른 드리프트가 낮아야 한다. 이러한 레지스터를 통해 고성능 R-2R DAC를 설계할 수 있다(TI의 DAC8831). 또한 레지스터의 전압계수가 작은 경우, 매우 낮은 통합비선형(integral non-linearity)에서도 스트링 DAC가 가능하다(TI의 DAC8558).

극도로 낮은 금속 피치를 통해 복잡한 디지털 인터페이스 및 기능도 설계할 수 있다. 일반적으로 이전 세대의 제품은 아주 간단한 직렬 입출력이나 병렬 입출력을 가지고 있었다. 새로운 기능이 추가되면서 내부 레지스터 맵을 통해 이 기능이 컨트롤된다. ‘전기 퓨즈’나 ‘일회용 프로그래머블 메모리’의 도움을 받아 전기적 정돈이 구현되었다. 이것 역시 레지스터 맵에 의해 컨트롤된다.

어떤 제품은 심지어 외부 모드 핀을 통해 컨트롤 되는 다양한 인터페이스를 구현하고 있다.

또한, BiCMOS 프로세스는 뛰어난 양극 트랜지스터를 가지고 있다. 이것은 증폭기 및 레퍼런스 설계에서 중요한 역할을 한다.

이러한 프로세스는 기판에서 p-well 구역을 절연시키는 매몰식 n-레이어가 필요하다(그림 4 참조). 부작용이라면, 이렇게 절연된 p-well 구역이 기판으로부터 NCH 트랜지스터의 대부분을 절연시키는데 사용된다는 점이다. 이런 식으로 기판은 디지털 회로의 잡음으로부터 분리시킬 수 있으며, 민감한 아날로그 회로는 일반 기판의 잡음으로부터 분리시킬 수 있다.

가장 흥미로운 점은 듀얼 게이트 프로세스를 통해 구현되는 고전압 트랜지스터이다. 이것은 드레인과 소스 사이는 물론 게이트와 소스 사이에서도 36V를 적용시킬 수 있다.
차세대 고전압 ADC 같은 흥미로운 제품에서 고전압 트랜지스터와 저전압 트랜지스터를 혼합하여 사용할 수 있다.

6. 차세대 고전압 ADC

5V ADC가 매우 뛰어난 잡음 성능을 발휘한다 하더라도, 산업용 프로세스 컨트롤에서는 선호되지 않는다. 이것은 까다로운 환경에서의 신호 조절에 필요한 견고한 아날로그 프론트 엔드도 요구하기 때문에 저잡음 컨버터를 갖기에는 무리가 있다. ±10V의 입력 신호는, 단일 5V 시스템과 비교했을 때 자동으로 4 배 더 견고해진다. 따라서 고전압 ADC는 여전히 중요한 관심사이다.

신세대 고전압 ADC는 새로운 프로세스 부품의 혜택을 볼 수 있다. 사실상 두 가지 접근방식이 있다. 하나는 드리프트가 및 전압 계수가 낮은 레지스터를 사용하는 것이다. 이것은 ±10V 입력 신호를 내부적으로 0V~5V 범위까지로 나누어 고르게 변환할 수 있다. 그런 다음 이 신호는 낮은 전압 트랜지스터가 갖는 속도, 잡음, 전력 등에서의 장점을 그대로 유지한 채 5V 트랜지스터에서 처리될 수 있다.

전형적인 예가 TI의 ADS8515이다. 그러나 그 성능은 새로운 아키텍처 및 기발한 프로세스를 통해 향상된 것이다. 표 4는 이전 세대(ADS7809)와 차세대(ADS8515)의 사양을 비교한 것이다.

이러한 구현에는 두 가지 단점이 있다. 첫째는 입력 신호로부터 연속 전류가 강제된다는 것이다. 따라서 높은 임피던스 입력 소스는 게인 오류를 발생시키게 된다. 이 전류를 낮게 유지하려면, 내부 저항이 높아야 한다. 이로 인해 ADC 입력의 대역폭은 제한된다. 이것은 자동으로 좀 더 긴 샘플링 시간을 요구하게 되고, 그로 인해 전환율은 낮아지게 된다.

두 번째 방식의 경우, 고전압 입력 신호는 고전압 트랜지스터를 통해 샘플 커패시터에서 직접 샘플링된다. 그런 다음 이 신호는 SAR ADC의 용량성 DAC를 통해 나뉘게 된다. 이 구성에도 역시 약간의 단점이 있다.

커패시터의 전압 계수가 아주 뛰어나더라도, ADC의 통합 선형(integral linearity)에 영향을 미치게 된다. 높은 전압일 때, 2차 방정식 전압 계수에서 특히 더 그러하다. 10V 신호가 커패시터에 저장되고 2차 방정식 전압 계수가 1ppm/V2 가량인 경우, 샘플 커패시터의 변화는 중간부근이 아닌 엔드포인트에서 100ppm이다. 통합 비선형(integral non-linearity)은 몇 개의 LSB에 도달한다.

두 번째 단점은 고전압 입력 스위치의 높은 온-저항 Ron과 높은 패러시틱 커패시턴스 Csw에 의해 발생한다. 둘 다 입력전압과 관련이 있는 비선형을 띠고 있다. 이들은 DC 성능에는 영향을 미치지 않지만, 입력전압에 의존하는 샘플 회로의 Ron?(Csw+Cs) 딜레이 때문에 AC 신호는 왜곡을 통해 영향을 받는다.

입력 스위치의 게이트가 입력 신호와 정전압으로 바이어스되고, 벌크가 입력으로 단락되는 부트 스트랩핑(Boot strapping) (그림 5 참조)은 전체 고조파 왜곡을 줄일 수 있지만, 상당히 많은 회로를 필요로 하고 다이 크기도 증가시킨다.

그럼에도 불구하고, 고전압 스위치를 통해 샘플링을 하는 것이 미래의 제품을 위한 기법이 될 것으로 보인다. 새로운 설계 아키텍처 및 추가적인 프로세스 개선으로 앞서 언급된 문제점은 극복될 것이다.

7. 전망

요약하자면, 새로운 고전압 제품은 속도, 전력 및 잡음에서 상당히 향상되었지만, 여전히 두 가지 한계가 있다. 상당한 패러시틱 커패시턴스를 갖는 높은 저항의 샘플링 스위치는 100kHz 이상의 신호 주파수에서 전체 고조파 왜곡(THD)에 영향을 주고 커패시터의 전압 계수는 입력 주파수와 무관하게 통합비선형(integral non-linearity)을 생성한다.

최소한 THD 문제를 해결하려면 좀더 프로세스를 개선할 필요성이 있어 보인다. 반면에, 차동 비선형(differential non-linearity), 오프셋[6], 게인[7], 심지어 공통 모드 거부처럼 다른 모든 DC 사양들도 조정할 수 있다면, 통합 비선형을 위한 트림 솔루션을 개발할 때이기도 하다.

더 나아가, 높은 입력 전압은 SNR(signal-to-noise ratio) 측면에서 잡음 성능을 개선하는 설계를 가능하게 해줄 것이다. 106dB의 제품을 예상해볼 수 있다.

참고자료

[1] F. Oehme, M. Huemer and M. Pfaff, Elektronik und Schaltungstechnik, Carl Hanser Verlag, ISBN 3-446-40694-8, 2006 [2] Rudy J. van de Plassche, CMOS Integrated Analog-to-Digital and Digital-to-Analog Converters, Springer Netherlands, ISBN 1-4020-750-6, 2003 [3] Chakravarthy Srinivasean, Kiran M. Godbole, Error correction architecture to increase speed and relax current drive requirements of SAR ADC,
Patent US6747589, Texas Instruments, 2004 [4] Frank Ohnhaeuser, Mario Huemer, Reference generation for A/D converters, In the CD-ROM Proceedings of the International Symposium on Signals, Systems and Electronics (ISSSE2007), Montreal, Canada, August 2007 [5] P. Gray, R. Meyer, Analysis and Design of ANALOG INTEGRATED CIRCUITS, John Wiley & Sons, Inc., ISBN 0-471-57495-3, 1993 [6] Frank Ohnhaeuser, Miroslav Oljaca, Offset error compensation of input signals in analog-to-digital converter, Patent US6433712, Texas Instruments, 2002 [7] Robert Seymour, Method and circuit for gain and/or offset correction in a capacitor digital-to-analog converter, Patent US6922165, Texas Instruments, 2005

아이씨엔 매거진 2009년 06월호

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